こんにちは。今日はCMOS LSIの性能を上げつつ低消費電力化を実現する技術の１つをご紹介します。
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低しきい値ＭＯＳ技術とは
低電源電圧領域におけるＣＭＯＳ ＬＳＩの高速動作の最大のポイントはＶｔｈです。Ｖｔｈを低くできれば高速化を図れるはずですが、実際はサブスレッシュホールド・リーク電流という別の問題によって効果は制限されてしまいます。一般にＳｉ－ＭＯＳでは、Ｖｔｈを０.１Ｖ下げると、そのＯＦＦ時のリーク電流が１桁増えます。Ｖｔｈを下げられる限界はプロセス製造ばらつきを考慮すると０.３～０.４Ｖです。
ところが近年、論理回路のＶｔｈを０.１～０.２Ｖのレベルまで下げて回路の高速化を図り、低電圧化により増大するリーク電流を回路的工夫によって解決する 技術が開発されました。それぞれ 「 ＭＴ－ＣＭＯＳ （Multi－Threshold CMOS）」 「 ダイナミック・ウェル・バイアス法」と呼ばれます。
ＭＴ－ＣＭＯＳ （Multi－Threshold CMOS）
ＭＴ－ＣＭＯＳの原理図を図７に示します。
０.１～０.２Ｖレベルの低しきい値（Ｌ－Ｖｔｈ）ＭＯＳで構成されたＬＳＩ論理回路を機能に応じていくつかの回路ブロックに分け、各ブロックとＬＳＩ電源との間に、０.４～０.５Ｖレベルの標準しきい値ＭＯＳ（H－Ｖｔｈ）の電源スイッチを挿入します。
ＭＴ－ＣＭＯＳでは、パワーマネジメントによって動作ブロックと非動作ブロックに制御され、動作ブロック【青】の（Ｈ－Ｖｔｈ）ＭＯＳスイッチのみＯＮさせます。動作ブロック【青】の論理回路は（Ｌ－Ｖｔｈ）ＭＯＳで構成されており、低電圧にもかかわらず高速動作します。一方、非動作ブロック【赤】の（Ｌ－Ｖｔｈ）ＭＯＳで構成される論理回路には、サブスレッシュホールド・リーク電流が流れるものの、（Ｈ－Ｖｔｈ）ＭＯＳスイッチによって遮断され、悪影響を抑え込みます。
動作ブロック【青】の論理回路のサブスレッシュホールド・リーク電流は依然存在するのですが、信号処理に応じてノードを充放電する動作電流に比べて小さいので無視できます。加えて、動作ブロックの電源スイッチによる電圧ドロップ（IRドロップ）についても、各ブロックのサブ電源ラインが持つ大きなノード容量による低域フィルタ的な働きにより抑圧され、ほとんど問題とならないです。
このＭＴ－ＣＭＯＳ技術は、90nｍ以降の先端プロセスを待たずに、１Ｖレベルの低電源電圧における高速動作を実現する有力な手段となりました。
ダイナミック・ウェル・バイアス法
ダイナミック・ウェル・バイアス法は、ＬＳＩ論理回路を低しきい値（Ｌ－Ｖｔｈ）ＭＯＳを用いて構成し、回路の高速化を図る方法です。ＭＴ－ＣＭＯＳと同様、非動作（スタンバイ）時における（Ｌ－Ｖｔｈ）ＭＯＳを介したサブスレッシュホールド・リーク電流が問題となるのですが、これを、ソースーウェル間を深くバイアスする事によりＶｔｈの値を大きくしてリーク電流を抑圧するのが、ダイナミック・ウェル・バイアス法のコンセプトです。この原理図を図８に示しました。
ＬＳＩを機能に応じていくつかのブロックに分け、各ブロックごとのウェル・バイアスを動作ブロックについては浅く（Ｖｔｈ→小）して動作を高速化し、待機ブロックは深く（Ｖｔｈ→大）してリークを押さえる。ＭＴ－ＣＭＯＳとは違うVthのコントロール技術で、サブスレッシュホールド・リーク電流を抑圧しつつ低電源電圧高速動作を実現できる。
冒頭でＶｔｈの制御では、プロセス製造ばらつきの考慮が必要と申し上げましたが、１Ｖレベルの低電源電圧動作時では、プロセス上のばらつきが動作周波数に与える影響が大きく、Ｖｔｈが高い方向へ大きくバラツクと最大動作周波数が極端に低下してしまいます。ダイナミック・ウェル・バイアス法では、動作ブロックにおいて、ウェル・バイアスをＶｔｈのバラツキに適応してコントロールすれば、安定した所望のＶｔｈが得られ、低電源電圧高速動作を実現する事ができます。確立後しばらくこの方法はプロセス、温度、電源電圧等の変動において有力な手段でありました。
次は、活性化領域を最小化して省電力化を狙った技術をご紹介します。
となって、反射係数と同じ計算式となります。つまり、
